Are XORs in logic synthesis really necessary?

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21240%2F17%3A00311674" target="_blank" >RIV/68407700:21240/17:00311674 - isvavai.cz</a>
Výsledek na webu
<a href="http://dx.doi.org/10.1109/DDECS.2017.7934583" target="_blank" >http://dx.doi.org/10.1109/DDECS.2017.7934583</a>
DOI - Digital Object Identifier
<a href="http://dx.doi.org/10.1109/DDECS.2017.7934583" target="_blank" >10.1109/DDECS.2017.7934583</a>

Jazyk výsledku
angličtina
Název v původním jazyce
Are XORs in logic synthesis really necessary?
Popis výsledku v původním jazyce
This paper follows recent research on insufficient synthesis performance for XOR-intensive circuits, and introduces a novel logic representation with a native support of XOR gates, the XOR-AND-Inverter Graphs (XAIGs). A rewriting algorithm over XAIG has been implemented in the logic synthesis and optimization package ABC, as the first step towards a complete synthesis process. The results show that XAIG based rewriting can help to discover XORs and improves the area of a mapped network in some cases.
Název v anglickém jazyce
Are XORs in logic synthesis really necessary?
Popis výsledku anglicky
This paper follows recent research on insufficient synthesis performance for XOR-intensive circuits, and introduces a novel logic representation with a native support of XOR gates, the XOR-AND-Inverter Graphs (XAIGs). A rewriting algorithm over XAIG has been implemented in the logic synthesis and optimization package ABC, as the first step towards a complete synthesis process. The results show that XAIG based rewriting can help to discover XORs and improves the area of a mapped network in some cases.

Projekt
<a href="/cs/project/GA16-05179S" target="_blank" >GA16-05179S: Výzkum vztahů a společných vlastností spolehlivých a bezpečných architektur založených na programovatelných obvodech</a><br>
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění
2017
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku
Proceedings of the 2017 IEEE 20th International Symposium on Design and Diagnotics of Electronic Circuit & Systems
ISBN
978-1-5386-0472-4
ISSN
—
e-ISSN
2473-2117
Počet stran výsledku
6
Strana od-do
134-139
Název nakladatele
IEEE
Místo vydání
Piscataway, NJ
Místo konání akce
Dresden
Datum konání akce
19. 4. 2017
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
000403405200025

Podobné výsledky(10)