Metodiky pro návrh systémů odolných proti poruchám do rekonfigurovatelných architektur - vývoj, implementace a verifikace
Cíle projektu
Cíl navrhovaného projektu lze shrnout do několika hlavních bodů: 1) vývoj technik potřebných pro realizaci ověření kvality odolnosti proti poruchám a to konkrétně: vývoj prostředí pro ověřování reakce systémů odolných proti poruchám na injektované poruchy, vývoj, implementace a ověření nových metod injekce poruch do návrhů implementovaných do rekonfigurovatelných architektur, 2) návrh, vývoj a implementace metodiky pro automatizované generování podpůrných diagnostických prostředků pro on-line testovánísystémů implementovaných do rekonfigurovatelných architektur, 3) návrh, vývoj a implementace nové metodiky pro realizaci systémů odolných proti poruchám do rekonfigurovatelných architektur zahrnující detekci a lokalizaci všech typů poruch, rekonfiguracia synchronizaci systémů po rekonfiguraci, 4) experimentální ověření navržených metodik, 5) analýza výsledků projektu.
Klíčová slova
digital circuitcheckerfault tolerant systemSEUsimulationgeneratortestingverificationFPGAreconfigurationcontrollermethodology
Veřejná podpora
Poskytovatel
Ministerstvo školství, mládeže a tělovýchovy
Program
COST CZ
Veřejná soutěž
COST CZ 2 (SMSM2012LD2)
Hlavní účastníci
Vysoké učení technické v Brně / Fakulta informačních technologií
Druh soutěže
VS - Veřejná soutěž
Číslo smlouvy
MSMT-7027/2012-36
Alternativní jazyk
Název projektu anglicky
Methodologies for Fault Tolerant Systems Design Development, Implementation and Verification
Anotace anglicky
The project has these goals and steps of research: 1) Development and implementation of a new methodology for fault tolerant systems design into FPGA including errors detection, faults localization, reconfiguration and synchronization after reconfiguration process. 2) Development and implementation of a new methodology for automated generation of diagnostic resources for on-line testing of FPGA based systems. 3) Development of techniques for the verification of fault tolerant systems quality together with SEU injector tool to be used for reconfigurable platforms. 4) Experimental evaluation of the methodology. 5) The analysis of project results.
Vědní obory
Kategorie VaV
ZV - Základní výzkum
CEP - hlavní obor
JC - Počítačový hardware a software
CEP - vedlejší obor
IN - Informatika
CEP - další vedlejší obor
JV - Kosmické technologie
OECD FORD - odpovídající obory
(dle převodníku)10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)
20206 - Computer hardware and architecture
20304 - Aerospace engineering
Hodnocení dokončeného projektu
Hodnocení poskytovatelem
V - Vynikající výsledky projektu (s mezinárodním významem atd.)
Zhodnocení výsledků projektu
Bylo provedeno experimentální ověření vytvořených metodik pro tvorbu odolných systémů v FPGA na komponentách řídící jednotky robota, dále byly vytvořený nástroje pro generování diagnostického vybavení, odolných architektur a konfiguračních dat. Také bylo upraveno verifikační prostředí pro řídící jednotku robota s ohledem na optimalizaci verifikace pomocí genetického algoritmu, byly implementovány základní principy metodiky pro návrh neuronových sítí odolných proti poruchám a ověření metodiky pro generování verifikačních vektorů s využitím techniky constraint verification.
Termíny řešení
Zahájení řešení
1. 3. 2012
Ukončení řešení
30. 11. 2015
Poslední stav řešení
U - Ukončený projekt
Poslední uvolnění podpory
26. 2. 2015
Dodání dat do CEP
Důvěrnost údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Systémové označení dodávky dat
CEP16-MSM-LD-U/02:1
Datum dodání záznamu
11. 10. 2017
Finance
Celkové uznané náklady
1 512 tis. Kč
Výše podpory ze státního rozpočtu
1 292 tis. Kč
Ostatní veřejné zdroje financování
220 tis. Kč
Neveřejné tuz. a zahr. zdroje finan.
0 tis. Kč
Základní informace
Uznané náklady
1 512 tis. Kč
Statní podpora
1 292 tis. Kč
85%
Poskytovatel
Ministerstvo školství, mládeže a tělovýchovy
CEP
JC - Počítačový hardware a software
Doba řešení
01. 03. 2012 - 30. 11. 2015