Návrh decimačního filtru pro vícebitový sigma-delta modulátor se dvěma kroky kvantovacího procesu.
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F06%3APU63772" target="_blank" >RIV/00216305:26220/06:PU63772 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
DESIGN OF DECIMATION FILTER FOR MULTIBIT SIGMA-DELTA MODULATOR WITH TWO-STEP QUANTIZATION
Popis výsledku v původním jazyce
This paper describes steps involved in a VHDL design of digital decimation filter for multibit sigma-delta (ΣΔ) modulator. Parameters of decimation filter are derived from the specification of the multibit Σ∆ modulator with two-stepquantization architecture. Using Matlabtool it is possible to find the filter order, the required quantizationlevel for the coefficients and their values. Finally, by analyzing the design, we can find an efficient way to implement the filter in hardware.This structure is designed in two versions using VHDL. The design is programmed and tested on a Xilinx FPGA -Spartan 3 XC3S200-5FT256.
Název v anglickém jazyce
DESIGN OF DECIMATION FILTER FOR MULTIBIT SIGMA-DELTA MODULATOR WITH TWO-STEP QUANTIZATION
Popis výsledku anglicky
This paper describes steps involved in a VHDL design of digital decimation filter for multibit sigma-delta (ΣΔ) modulator. Parameters of decimation filter are derived from the specification of the multibit Σ∆ modulator with two-stepquantization architecture. Using Matlabtool it is possible to find the filter order, the required quantizationlevel for the coefficients and their values. Finally, by analyzing the design, we can find an efficient way to implement the filter in hardware.This structure is designed in two versions using VHDL. The design is programmed and tested on a Xilinx FPGA -Spartan 3 XC3S200-5FT256.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
JA - Elektronika a optoelektronika, elektrotechnika
OECD FORD obor
—
Návaznosti výsledku
Projekt
<a href="/cs/project/GA102%2F05%2F0869" target="_blank" >GA102/05/0869: Nové principy integrovaných nízkonapěťových a nízkopříkonových AD převodníků v submikronových technologiích</a><br>
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)
Ostatní
Rok uplatnění
2006
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
Proceedings of the International Conference, Mixed Design of Integrated Circuits and Systems
ISBN
83-922632-1-9
ISSN
—
e-ISSN
—
Počet stran výsledku
4
Strana od-do
83-86
Název nakladatele
NEUVEDEN
Místo vydání
Gdynia
Místo konání akce
Gdynia
Datum konání akce
22. 6. 2006
Typ akce podle státní příslušnosti
CST - Celostátní akce
Kód UT WoS článku
—