Simulation and Prototyping Multiprocessor SoC with Hybrid Pipeline/Farm Architecture

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F02%3APU36183" target="_blank" >RIV/00216305:26230/02:PU36183 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Simulation and Prototyping Multiprocessor SoC with Hybrid Pipeline/Farm Architecture

Popis výsledku v původním jazyce

Process- and thread-level parallelism is very often exploited in asynchronous processor pipelines for embedded applications, recently on a chip. The paper deals with simulation of pipelines with one or more workers in each pipeline stage. The number of workers can be adjusted to balance execution time of other stages so as to keep efficiency high. Simulation-based prototyping of such pipeline processor farms using Transim tool can account for communication delays, multitasking, data-dependent variationss in workload, CPUs with different speeds, etc. Simulation results for a given task divisible to a few subtasks of arbitrary duration are presented as well as a particular example of a power of a matrix.

Název v anglickém jazyce

Simulation and Prototyping Multiprocessor SoC with Hybrid Pipeline/Farm Architecture

Popis výsledku anglicky

Process- and thread-level parallelism is very often exploited in asynchronous processor pipelines for embedded applications, recently on a chip. The paper deals with simulation of pipelines with one or more workers in each pipeline stage. The number of workers can be adjusted to balance execution time of other stages so as to keep efficiency high. Simulation-based prototyping of such pipeline processor farms using Transim tool can account for communication delays, multitasking, data-dependent variationss in workload, CPUs with different speeds, etc. Simulation results for a given task divisible to a few subtasks of arbitrary duration are presented as well as a particular example of a power of a matrix.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F02%2F0503" target="_blank" >GA102/02/0503: Predikce a ladění paralelní výkonnosti</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2002

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of IEEE Design and Diagnostics of Electronic Circuits and System Workshop

ISBN

80-214-2094-4

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

296-299

Název nakladatele

Faculty of Information Technology BUT

Místo vydání

Brno

Místo konání akce

Brno

Datum konání akce

17. 4. 2002

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—