Vše

Co hledáte?

Vše
Projekty
Výsledky výzkumu
Subjekty

Rychlé hledání

  • Projekty podpořené TA ČR
  • Významné projekty
  • Projekty s nejvyšší státní podporou
  • Aktuálně běžící projekty

Chytré vyhledávání

  • Takto najdu konkrétní +slovo
  • Takto z výsledků -slovo zcela vynechám
  • “Takto můžu najít celou frázi”

Reduction of Test Vectors Number based on Parasitic Capacity Extraction of Scan Chain Wires

Identifikátory výsledku

  • Kód výsledku v IS VaVaI

    <a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F12%3APU101801" target="_blank" >RIV/00216305:26230/12:PU101801 - isvavai.cz</a>

  • Výsledek na webu

  • DOI - Digital Object Identifier

Alternativní jazyky

  • Jazyk výsledku

    angličtina

  • Název v původním jazyce

    Reduction of Test Vectors Number based on Parasitic Capacity Extraction of Scan Chain Wires

  • Popis výsledku v původním jazyce

    In this paper, method for scan chain optimisation performed after physical layout is presented. It is shown how the method can be used to decrease the number of test vectors. The principles of the method are based on parasitic capacity extraction, eliminating some bridging faults in the physical layout and subsequent reduction of the number of test vectors needed to test the circuit. The method was verified on circuits from benchmark set, experimental results are provided and discussed. It is expected that the method can be used in mass production of electronic components.

  • Název v anglickém jazyce

    Reduction of Test Vectors Number based on Parasitic Capacity Extraction of Scan Chain Wires

  • Popis výsledku anglicky

    In this paper, method for scan chain optimisation performed after physical layout is presented. It is shown how the method can be used to decrease the number of test vectors. The principles of the method are based on parasitic capacity extraction, eliminating some bridging faults in the physical layout and subsequent reduction of the number of test vectors needed to test the circuit. The method was verified on circuits from benchmark set, experimental results are provided and discussed. It is expected that the method can be used in mass production of electronic components.

Klasifikace

  • Druh

    D - Stať ve sborníku

  • CEP obor

    JC - Počítačový hardware a software

  • OECD FORD obor

Návaznosti výsledku

  • Projekt

    Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

  • Návaznosti

    P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)<br>S - Specificky vyzkum na vysokych skolach

Ostatní

  • Rok uplatnění

    2012

  • Kód důvěrnosti údajů

    S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Údaje specifické pro druh výsledku

  • Název statě ve sborníku

    Proceedings of CSE 2012 International Scientific Conference on Computer Science and Engineering

  • ISBN

    978-80-8143-049-7

  • ISSN

  • e-ISSN

  • Počet stran výsledku

    8

  • Strana od-do

    162-169

  • Název nakladatele

    Faculty of Electrical Engineering and Informatics, University of Technology Košice

  • Místo vydání

    Košice

  • Místo konání akce

    Stará Lesná

  • Datum konání akce

    3. 10. 2012

  • Typ akce podle státní příslušnosti

    WRD - Celosvětová akce

  • Kód UT WoS článku