HLS-based Fault Tolerance Approach for SRAM-based FPGAs

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F16%3APU121676" target="_blank" >RIV/00216305:26230/16:PU121676 - isvavai.cz</a>

Výsledek na webu

<a href="http://www.fit.vutbr.cz/research/pubs/all.php?id=11275" target="_blank" >http://www.fit.vutbr.cz/research/pubs/all.php?id=11275</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/FPT.2016.7929561" target="_blank" >10.1109/FPT.2016.7929561</a>

Jazyk výsledku

angličtina

Název v původním jazyce

HLS-based Fault Tolerance Approach for SRAM-based FPGAs

Popis výsledku v původním jazyce

This paper presents an approach to fault-tolerant systems design and synthesis based on High-level Synthesis (HLS). A description and evaluation of the impacts of HLS optimization methods are shown as well. The higher reliability is achieved through modification of input description in the C++ programming language on which the HLS synthesis tools are based on. Our work targets SRAM-based FPGAs, which are prone to Single Event Upsets (SEUs). For the evaluation of impacts of HLS optimization methods we use our evaluation platform, which allows us to test fault tolerance properties of the Design Under Test (DUT). The evaluation platform is based on functional verification combined with fault injection.

Název v anglickém jazyce

HLS-based Fault Tolerance Approach for SRAM-based FPGAs

Popis výsledku anglicky

This paper presents an approach to fault-tolerant systems design and synthesis based on High-level Synthesis (HLS). A description and evaluation of the impacts of HLS optimization methods are shown as well. The higher reliability is achieved through modification of input description in the C++ programming language on which the HLS synthesis tools are based on. Our work targets SRAM-based FPGAs, which are prone to Single Event Upsets (SEUs). For the evaluation of impacts of HLS optimization methods we use our evaluation platform, which allows us to test fault tolerance properties of the Design Under Test (DUT). The evaluation platform is based on functional verification combined with fault injection.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2016

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 2016 International Conference on Field Programmable Technology

ISBN

978-1-5090-5602-6

ISSN

—

e-ISSN

—

Počet stran výsledku

2

Strana od-do

301-302

Název nakladatele

IEEE Computer Society

Místo vydání

Xi'an

Místo konání akce

Xi'an

Datum konání akce

7. 12. 2016

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000402988900057