A Basic Approach to Fault Tolerance of Data Paths of HLS-synthesized Systems and its Evaluation

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F17%3APU126419" target="_blank" >RIV/00216305:26230/17:PU126419 - isvavai.cz</a>

Výsledek na webu

<a href="http://www.fit.vutbr.cz/research/pubs/all.php?id=11451" target="_blank" >http://www.fit.vutbr.cz/research/pubs/all.php?id=11451</a>

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

A Basic Approach to Fault Tolerance of Data Paths of HLS-synthesized Systems and its Evaluation

Popis výsledku v původním jazyce

In this presentation, an approach to fault-tolerant systems design and synthesis based on High-level Synthesis (HLS) is shown. A description and evaluation of the impacts of HLS optimization methods are shown as well. The higher reliability is achieved through modification of input description in the C++ programming language, which the HLS synthesis tools are based on. Our work targets SRAM-based FPGAs, which are prone to Single Event Upsets (SEUs). For the evaluation of the impacts of faults we use our evaluation platform, which allows us to test fault tolerance properties of the Design Under Test (DUT). The evaluation platform is based on functional verification combined with fault injection.

Název v anglickém jazyce

A Basic Approach to Fault Tolerance of Data Paths of HLS-synthesized Systems and its Evaluation

Popis výsledku anglicky

In this presentation, an approach to fault-tolerant systems design and synthesis based on High-level Synthesis (HLS) is shown. A description and evaluation of the impacts of HLS optimization methods are shown as well. The higher reliability is achieved through modification of input description in the C++ programming language, which the HLS synthesis tools are based on. Our work targets SRAM-based FPGAs, which are prone to Single Event Upsets (SEUs). For the evaluation of the impacts of faults we use our evaluation platform, which allows us to test fault tolerance properties of the Design Under Test (DUT). The evaluation platform is based on functional verification combined with fault injection.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2017

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 5th Prague Embedded Systems Workshop

ISBN

978-80-01-06178-7

ISSN

—

e-ISSN

—

Počet stran výsledku

2

Strana od-do

79-80

Název nakladatele

Faculty of Information Technology, Czech Technical University

Místo vydání

Roztoky u Prahy

Místo konání akce

Roztoky u Prahy

Datum konání akce

29. 6. 2017

Typ akce podle státní příslušnosti

EUR - Evropská akce

Kód UT WoS článku

—