Komprese testovacích vzorků pro obvody s RESPIN architekturou

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F46747885%3A24220%2F05%3A00000136" target="_blank" >RIV/46747885:24220/05:00000136 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—

Jazyk výsledku
angličtina
Název v původním jazyce
Test Pattern Compression for Circuits with the RESPIN Architecture
Popis výsledku v původním jazyce
The test pattern compaction method combined with test input data compression technique for the RESPIN architecture is presented. RESPIN architecture is compatible with the IEEE 1500 standard and can be implemented in complex SoCs.
Název v anglickém jazyce
Test Pattern Compression for Circuits with the RESPIN Architecture
Popis výsledku anglicky
The test pattern compaction method combined with test input data compression technique for the RESPIN architecture is presented. RESPIN architecture is compatible with the IEEE 1500 standard and can be implemented in complex SoCs.

Projekt
<a href="/cs/project/GA102%2F04%2F2137" target="_blank" >GA102/04/2137: Návrh vysoce spolehlivých řídících systémů pomocí dynamicky rekonfigurovatelných obvodů FPGA</a><br>
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění
2005
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku
Informal Digest of Papers of the 10th IEEE European Test Symposium
ISBN
83-919289-9-3
ISSN
—
e-ISSN
—
Počet stran výsledku
6
Strana od-do
141-146
Název nakladatele
—
Místo vydání
Tallinn, Estonia
Místo konání akce
Tallinn, Estonia
Datum konání akce
22. 5. 2005
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
—

Podobné výsledky(10)