Relocation of reconfigurable modules on Xilinx FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F46747885%3A24220%2F13%3A%230002863" target="_blank" >RIV/46747885:24220/13:#0002863 - isvavai.cz</a>

Výsledek na webu

<a href="http://apps.webofknowledge.com/full_record.do?product=UA&search_mode=GeneralSearch&qid=9&SID=V2ZZlanTQqUyFdhYYcD&page=1&doc=1" target="_blank" >http://apps.webofknowledge.com/full_record.do?product=UA&search_mode=GeneralSearch&qid=9&SID=V2ZZlanTQqUyFdhYYcD&page=1&doc=1</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/DDECS.2013.6549812" target="_blank" >10.1109/DDECS.2013.6549812</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Relocation of reconfigurable modules on Xilinx FPGA

Popis výsledku v původním jazyce

This paper presents a design flow that allows relocation of reconfigurable modules on Xilinx FPGAs using dynamic partial reconfiguration (DPR). Relocation of these modules is performed without requirements of re-implementing the design. The article describes the relocation procedure based on modifications of major address of the partial configuration bitstream. This approach allows using single partial bitstream for multiple areas in FPGA device. It reduces a number of partial bitstreams stored in memory, saves the implementation time and it can increase dependability of the system. The proposed flow is demonstrated on a simple example with multiplier and adder locations mutually exchanged.

Název v anglickém jazyce

Relocation of reconfigurable modules on Xilinx FPGA

Popis výsledku anglicky

This paper presents a design flow that allows relocation of reconfigurable modules on Xilinx FPGAs using dynamic partial reconfiguration (DPR). Relocation of these modules is performed without requirements of re-implementing the design. The article describes the relocation procedure based on modifications of major address of the partial configuration bitstream. This approach allows using single partial bitstream for multiple areas in FPGA device. It reduces a number of partial bitstreams stored in memory, saves the implementation time and it can increase dependability of the system. The proposed flow is demonstrated on a simple example with multiplier and adder locations mutually exchanged.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/LD13019" target="_blank" >LD13019: SPONA - Zvýšení spolehlivosti nanoscale obvodů</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2013

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

16th International Symposium on Design and Diagnostics of Electronic Circuits and Systems, DDECS 2013

ISBN

978-1-4673-6135-4

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

175 - 180

Název nakladatele

IEEE, 345 E 47TH ST, NEW YORK, NY 10017 USA

Místo vydání

—

Místo konání akce

Karlovy Vary; Czech Republic

Datum konání akce

1. 1. 2013

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—