Logic Testing with Test-per-Clock Pattern Loading and Improved Diagnostic Abilities

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F46747885%3A24220%2F17%3A00004391" target="_blank" >RIV/46747885:24220/17:00004391 - isvavai.cz</a>

Výsledek na webu

<a href="http://ieeexplore.ieee.org/document/7934586/" target="_blank" >http://ieeexplore.ieee.org/document/7934586/</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/DDECS.2017.7934586" target="_blank" >10.1109/DDECS.2017.7934586</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Logic Testing with Test-per-Clock Pattern Loading and Improved Diagnostic Abilities

Popis výsledku v původním jazyce

This paper describes a test response compaction system that preserves diagnostic information and enables performing a test-per-clock offline testing. The test response compaction system is based on a chain of T flip-flops. The T flip-flop signature chain can preserve the information about the position of the first occurrence of the erroneous test response and the information about the clock cycle when the erroneous test response occurred. This information can be used for diagnostic purposes. The paper discusses the possible benefits and limitations of the proposed test pattern compaction scheme. The influence of multiple errors on detection and localization capability of the compaction system and hardware overhead is discussed in the paper as well.

Název v anglickém jazyce

Logic Testing with Test-per-Clock Pattern Loading and Improved Diagnostic Abilities

Popis výsledku anglicky

This paper describes a test response compaction system that preserves diagnostic information and enables performing a test-per-clock offline testing. The test response compaction system is based on a chain of T flip-flops. The T flip-flop signature chain can preserve the information about the position of the first occurrence of the erroneous test response and the information about the clock cycle when the erroneous test response occurred. This information can be used for diagnostic purposes. The paper discusses the possible benefits and limitations of the proposed test pattern compaction scheme. The influence of multiple errors on detection and localization capability of the compaction system and hardware overhead is discussed in the paper as well.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

—

Návaznosti

I - Institucionalni podpora na dlouhodoby koncepcni rozvoj vyzkumne organizace

Rok uplatnění

2017

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings - 2017 IEEE 20th International Symposium on Design and Diagnostics of Electronic Circuit and Systems, DDECS 2017

ISBN

978-153860471-7

ISSN

2334-3133

e-ISSN

—

Počet stran výsledku

6

Strana od-do

54-59

Název nakladatele

—

Místo vydání

—

Místo konání akce

Dresden

Datum konání akce

1. 1. 2017

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—