Efektivní implementace symbolové synchronizace v jazyce VHDL pro softwarově definovaný přijímač na FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23220%2F13%3A43920099" target="_blank" >RIV/49777513:23220/13:43920099 - isvavai.cz</a>

Výsledek na webu

<a href="http://partnerstvi.fel.zcu.cz/vysledky" target="_blank" >http://partnerstvi.fel.zcu.cz/vysledky</a>

DOI - Digital Object Identifier

—

Jazyk výsledku

čeština

Název v původním jazyce

Efektivní implementace symbolové synchronizace v jazyce VHDL pro softwarově definovaný přijímač na FPGA

Popis výsledku v původním jazyce

Software implementuje symbolovou synchronizaci v jazyce VHDL pro využití v oblasti softwarově definovaného rádia. Implementace je založena na digitálním fázovém závěsu a detektor určení chyby časovaní symbolů na metodách Maximum Likelihood. Navržené synchronizační schéma je možné využít přímo v demodulátorech mQAM případně BPSK. Předkládané řešení se skládá ze dvou neoddělitených částí. První část obsahuje kompletní simulaci v programu Matlab a umožňuje export konstant v pevné řádové čárce (kvantovanýchna určitý počet bitů) do textové souboru. Tyto konstanty jsou nutné pro IIR filtr fázového závěsu v hlavním modulu symbolové synchronizace ve VHDL. V bloku VHDL je využito zřetězené zpracování a v maximální míře je využito paralelizace jednotlivých procesů. Funkčnost byla ověřena pomocí testovací rutiny v programu Modelsim. Syntéza proběhla úspěšně na hradlovém poli s FPGA Altera Cyclone IV.

Název v anglickém jazyce

Effective implementation of symbol synchronization in VHLD language for software define receiver based on FPGA

Popis výsledku anglicky

Software implementation of symbol synchronization in VHDL language is intended for software defined receiver. Implementation is based on digital phase-locked loop and Maximum Likelihood methods are used for timing error estimation. Developed synchronization schema is directly intended for mQAM or QPSK demodulators. Presented software solution consists of two inseparable parts. First part contains complete simulation in Matlab and is also used for export fixed-point constants (quantized to a certain number of bits) to text file. These constants are necessary for IIR filter of the phase-locked loop in the main module of symbol synchronization in VHDL. The VHDL module utilizes pipeline and parallel processing in the maximum extent possible. Verification of correct operation was done using testbench in Modelsim program. The synthesis was successfully carried out on Altera Cyclone IV FPGA.

Druh

R - Software

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

—

Návaznosti

S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2013

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Interní identifikační kód produktu

22110-SW004-2013

Technické parametry

Kontakt: ing. Pavel Fiala, Univerzitní 8, 306 14 Plzeň, 377634267.

Ekonomické parametry

výsledek je využíván příjemcem ZČU, ekonomické parametry se neuvádějí

IČO vlastníka výsledku

49777513

Název vlastníka

Západočeská univerzita v Plzni