Modely obvodů v jazycích VHDL a Verilog

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F61989100%3A27240%2F01%3A00001085" target="_blank" >RIV/61989100:27240/01:00001085 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

čeština

Název v původním jazyce

Modely obvodů v jazycích VHDL a Verilog

Popis výsledku v původním jazyce

Studie generických modelů sekvenčních obvodů a jejich experimentálního ověřování simulací v systémech fy. Mentor Graphics a Actel. Syntéza závislá na podmínkách daných pro systém s nejmenším počtem ekvivalentních hradel a systém s nejkratší odezvou poskytuje rozdílné výsledky, které jsou ve studii porovnávány.

Název v anglickém jazyce

Digital Circuits Models in VHDL and Verilog

Popis výsledku anglicky

Study of generic models of sequential circuits, and their experimental verification by simulation in the systems of Mentor Graphics, and Actel. Synthesis depends on the conditions defined for the system with the minimal number of equivalent gates, with the minimal period of response. The various conditions generate various results, which are published in the study.

Druh

J_x - Nezařazeno - Článek v odborném periodiku (Jimp, Jsc a Jost)

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F01%2F1531" target="_blank" >GA102/01/1531: Formální postupy v diagnostice číslicových obvodů - verifikace testovatelného návrhu</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2001

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název periodika

Sdělovací technika

ISSN

0039-9942

e-ISSN

—

Svazek periodika

Neuveden

Číslo periodika v rámci svazku

12

Stát vydavatele periodika

CZ - Česká republika

Počet stran výsledku

2

Strana od-do

12-13

Kód UT WoS článku

—

EID výsledku v databázi Scopus

—