Integrated iterative approach to FPGA placement.

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F03%3A16030183" target="_blank" >RIV/67985556:_____/03:16030183 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Integrated iterative approach to FPGA placement.

Popis výsledku v původním jazyce

This paper describes a new iterative method based on an integrated timing-driven approach to the FPGA layout synthesis. The method uses a global routing to assess the quality of a placement. The placement and routing algorithms use an unified nonlinear cost function that takes into account both area and delay constraints imposed by a design, and eliminates effects of different signal net routing orders.

Název v anglickém jazyce

Integrated iterative approach to FPGA placement.

Popis výsledku anglicky

This paper describes a new iterative method based on an integrated timing-driven approach to the FPGA layout synthesis. The method uses a global routing to assess the quality of a placement. The placement and routing algorithms use an unified nonlinear cost function that takes into account both area and delay constraints imposed by a design, and eliminates effects of different signal net routing orders.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

—

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2003

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Počítačové Architektury & Diagnostika PAD 2003.

ISBN

80-214-2471-0

ISSN

—

e-ISSN

—

Počet stran výsledku

8

Strana od-do

43-50

Název nakladatele

VUT

Místo vydání

Brno

Místo konání akce

Zvíkovské Podhradí [CZ]

Datum konání akce

24. 9. 2003

Typ akce podle státní příslušnosti

CST - Celostátní akce

Kód UT WoS článku

—