Není k dispozici

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F04%3A03100099" target="_blank" >RIV/68407700:21230/04:03100099 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Influence of the Test Lengths on Area Overhead in Mixed-Mode BIST

Popis výsledku v původním jazyce

In this paper we present a discussion on choosing the test lengths in our mixed-mode BIST technique. The BIST design method is based on the column-matching algorithm proposed before. The mixed-mode strategy divides the test sequence into two disjoint phases: first the pseudo random phase detects the easy-to-detect faults, and the subsequent deterministic phase generates test vectors needed to fully test the circuit. The lengths of these two phases directly influence both the test time and the BIST areaoverhead, as well as the BIST design time. Some kind of trade-off has to be found, to design the BIST circuitry efficiently. The pseudo-random testability of the ISCAS benchmarks is studied here. The conclusions obtained here can be generalized to be applied to any circuit.

Název v anglickém jazyce

Influence of the Test Lengths on Area Overhead in Mixed-Mode BIST

Popis výsledku anglicky

In this paper we present a discussion on choosing the test lengths in our mixed-mode BIST technique. The BIST design method is based on the column-matching algorithm proposed before. The mixed-mode strategy divides the test sequence into two disjoint phases: first the pseudo random phase detects the easy-to-detect faults, and the subsequent deterministic phase generates test vectors needed to fully test the circuit. The lengths of these two phases directly influence both the test time and the BIST areaoverhead, as well as the BIST design time. Some kind of trade-off has to be found, to design the BIST circuitry efficiently. The pseudo-random testability of the ISCAS benchmarks is studied here. The conclusions obtained here can be generalized to be applied to any circuit.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F04%2F2137" target="_blank" >GA102/04/2137: Návrh vysoce spolehlivých řídících systémů pomocí dynamicky rekonfigurovatelných obvodů FPGA</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2004

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 9th Biennial Baltic Electronics Conference

ISBN

9985-59-462-2

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

201-204

Název nakladatele

Tallinn Technical University

Místo vydání

Tallinn

Místo konání akce

Tallinn

Datum konání akce

3. 10. 2004

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—