Single Event Upset Tolerant FPGA Design

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F09%3A00159894" target="_blank" >RIV/68407700:21230/09:00159894 - isvavai.cz</a>
Nalezeny alternativní kódy
RIV/68407700:21240/09:00159894
Výsledek na webu
—
DOI - Digital Object Identifier
—

Jazyk výsledku
angličtina
Název v původním jazyce
Single Event Upset Tolerant FPGA Design
Popis výsledku v původním jazyce
This paper summarizes previous work, which observed a design resistance against a single-bit error in bitstream. Created software tools allow to analyze the bitstream and to calculate its SEU sensitiveness. As a second step, the analysis can be verifiedby the hardware emulator, which gives reasonable data for reliability computation.
Název v anglickém jazyce
Single Event Upset Tolerant FPGA Design
Popis výsledku anglicky
This paper summarizes previous work, which observed a design resistance against a single-bit error in bitstream. Created software tools allow to analyze the bitstream and to calculate its SEU sensitiveness. As a second step, the analysis can be verifiedby the hardware emulator, which gives reasonable data for reliability computation.

Projekt
<a href="/cs/project/GA102%2F09%2F1668" target="_blank" >GA102/09/1668: Zvyšování spolehlivosti a provozuschopnosti v obvodech SoC</a><br>
Návaznosti
Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění
2009
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku
Proceedings of the Work in Progress Session SEAA 2009 and DSD 2009
ISBN
978-3-902457-25-7
ISSN
—
e-ISSN
—
Počet stran výsledku
2
Strana od-do
—
Název nakladatele
J. Kepler University - FAW
Místo vydání
Linz
Místo konání akce
Patras
Datum konání akce
27. 8. 2009
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
—

Podobné výsledky(10)