Sub-clock Digital Delay for Radar Target Simulation

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F23%3A00367179" target="_blank" >RIV/68407700:21230/23:00367179 - isvavai.cz</a>

Výsledek na webu

<a href="https://doi.org/10.1109/MetroAutomotive57488.2023.10219094" target="_blank" >https://doi.org/10.1109/MetroAutomotive57488.2023.10219094</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/MetroAutomotive57488.2023.10219094" target="_blank" >10.1109/MetroAutomotive57488.2023.10219094</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Sub-clock Digital Delay for Radar Target Simulation

Popis výsledku v původním jazyce

Simulation of an artificial target is essential for developing and evaluating systems based on radar sensors. The simulation usually covers three fundamental principles. Signal delaying to simulate the target in a certain distance. Frequency shifting to give the target a speed according to the Doppler phenomenon. Moreover, adjusting signal magnitude to mimic the Radar cross-section (RCS) of the simulated object. For digital Radar Target Simulation, the tiniest step in signal delaying is determined by the clock period. This paper presents an idea of how to implement sub-clock period signal delaying to increase delay resolution. The idea is evaluated on FPGA based target simulator.

Název v anglickém jazyce

Sub-clock Digital Delay for Radar Target Simulation

Popis výsledku anglicky

Simulation of an artificial target is essential for developing and evaluating systems based on radar sensors. The simulation usually covers three fundamental principles. Signal delaying to simulate the target in a certain distance. Frequency shifting to give the target a speed according to the Doppler phenomenon. Moreover, adjusting signal magnitude to mimic the Radar cross-section (RCS) of the simulated object. For digital Radar Target Simulation, the tiniest step in signal delaying is determined by the clock period. This paper presents an idea of how to implement sub-clock period signal delaying to increase delay resolution. The idea is evaluated on FPGA based target simulator.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20201 - Electrical and electronic engineering

Projekt

<a href="/cs/project/EF16_025%2F0007318" target="_blank" >EF16_025/0007318: Pokročilé testování automobilových radarů</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2023

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

2023 IEEE International Workshop on Metrology for Automotive (MetroAutomotive)

ISBN

9798350321876

ISSN

—

e-ISSN

—

Počet stran výsledku

5

Strana od-do

170-174

Název nakladatele

IEEE

Místo vydání

Halifax

Místo konání akce

Modena

Datum konání akce

28. 6. 2023

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

001065471600032