Change-point detection method on 100 Gb/s ethernet interface

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21240%2F14%3A00222398" target="_blank" >RIV/68407700:21240/14:00222398 - isvavai.cz</a>

Výsledek na webu

<a href="http://dl.acm.org/citation.cfm?id=2661773" target="_blank" >http://dl.acm.org/citation.cfm?id=2661773</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1145/2658260.2661773" target="_blank" >10.1145/2658260.2661773</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Change-point detection method on 100 Gb/s ethernet interface

Popis výsledku v původním jazyce

This paper deals with hardware acceleration of statistical methods for detection of anomalies on 100Gb/s Ethernet. The approach is demonstrated by implementing a sequential Non-Parametric Cumulative Sum (NP-CUSUM) procedure. We use high-level synthesis in combination with emerging software defined monitoring (SDM) methodology for rapid development of FPGA-based hardware-accelerated network monitoring applications. The implemented method offloads detection of network attacks and anomalies directly into an FPGA chip. The parallel nature of FPGA allows for simultaneous detection of various kinds of anomalies. Our results show that hardware acceleration of statistical methods using the SDM concept with high-level synthesis from C/C++ is possible and very promising for traffic analysis and anomaly detection in high-speed 100Gb/s networks.

Název v anglickém jazyce

Change-point detection method on 100 Gb/s ethernet interface

Popis výsledku anglicky

This paper deals with hardware acceleration of statistical methods for detection of anomalies on 100Gb/s Ethernet. The approach is demonstrated by implementing a sequential Non-Parametric Cumulative Sum (NP-CUSUM) procedure. We use high-level synthesis in combination with emerging software defined monitoring (SDM) methodology for rapid development of FPGA-based hardware-accelerated network monitoring applications. The implemented method offloads detection of network attacks and anomalies directly into an FPGA chip. The parallel nature of FPGA allows for simultaneous detection of various kinds of anomalies. Our results show that hardware acceleration of statistical methods using the SDM concept with high-level synthesis from C/C++ is possible and very promising for traffic analysis and anomaly detection in high-speed 100Gb/s networks.

Druh

D - Stať ve sborníku

CEP obor

IN - Informatika

OECD FORD obor

—

Projekt

—

Návaznosti

S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2014

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Architectures for Networking and Communications Systems (ANCS), 2014 ACM/IEEE Symposium on

ISBN

978-1-4503-2839-5

ISSN

—

e-ISSN

—

Počet stran výsledku

2

Strana od-do

245-246

Název nakladatele

ACM

Místo vydání

New York

Místo konání akce

Marina del Rey, CA

Datum konání akce

20. 10. 2014

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—