System on Chip Design of a Linear System Solver

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21240%2F14%3A00224196" target="_blank" >RIV/68407700:21240/14:00224196 - isvavai.cz</a>

Výsledek na webu

<a href="http://dx.doi.org/10.1109/ISSOC.2014.6972445" target="_blank" >http://dx.doi.org/10.1109/ISSOC.2014.6972445</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/ISSOC.2014.6972445" target="_blank" >10.1109/ISSOC.2014.6972445</a>

Jazyk výsledku

angličtina

Název v původním jazyce

System on Chip Design of a Linear System Solver

Popis výsledku v původním jazyce

This paper is focused on hardware error-free solution of dense linear systems using residual arithmetic on a System on Chip Modular System. The designed Modular System uses Residual Processors (RP)s for solving independent linear systems in residue arithmetic and combines RP solutions into solution of the linear system. A System on Chip architecture of the Modular System with several RPs is designed, each with a large memory unit used for data transfer and storage. A Xilinx FPGA architecture with a MicroBlaze processor is used to verify the proposed architecture. The experimental results are obtained for an evaluation FPGA board with Virtex 6 and a 1GiB DDR memory and serve for further theoretical analysis of the system performance for various linear system sizes and the architecture of the system.

Název v anglickém jazyce

System on Chip Design of a Linear System Solver

Popis výsledku anglicky

This paper is focused on hardware error-free solution of dense linear systems using residual arithmetic on a System on Chip Modular System. The designed Modular System uses Residual Processors (RP)s for solving independent linear systems in residue arithmetic and combines RP solutions into solution of the linear system. A System on Chip architecture of the Modular System with several RPs is designed, each with a large memory unit used for data transfer and storage. A Xilinx FPGA architecture with a MicroBlaze processor is used to verify the proposed architecture. The experimental results are obtained for an evaluation FPGA board with Virtex 6 and a 1GiB DDR memory and serve for further theoretical analysis of the system performance for various linear system sizes and the architecture of the system.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GAP103%2F12%2F2377" target="_blank" >GAP103/12/2377: Studium vlastností residuální aritmetiky pro řešení soustav lineárních rovnic</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2014

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

2014 International Symposium on System-on-Chip Proceedings

ISBN

9781479968909

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

—

Název nakladatele

IEEE

Místo vydání

Piscataway

Místo konání akce

Tampere

Datum konání akce

28. 10. 2014

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000356507900017