Comparison of FPGA and ASIC Implementation of a Linear Congruence Solver

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21240%2F13%3A00209154" target="_blank" >RIV/68407700:21240/13:00209154 - isvavai.cz</a>

Výsledek na webu

<a href="http://dx.doi.org/10.1109/DSD.2013.125" target="_blank" >http://dx.doi.org/10.1109/DSD.2013.125</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/DSD.2013.125" target="_blank" >10.1109/DSD.2013.125</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Comparison of FPGA and ASIC Implementation of a Linear Congruence Solver

Popis výsledku v původním jazyce

Residual processor (RP) is a dedicated hardware for solution of sets of linear congruences. RPs are parts of a larger modular system for error-free solution of linear equations in residue arithmetic. We present new FPGA and ASIC RP implementations, focusing mainly on their memory units being a bottleneck of the calculation and therefore determining the efficiency of the system. First, we choose an FPGA to easily test the functionality of our implementation, then we do the same in ASIC, and finally we compare both implementations together. The experimental FPGA results are obtained for Xilinx Virtex 6, while the ASIC results are obtained from Synopsys tools with a 130 nm standard cell library. Results also present a maximum matrix dimension fitting directly into the FPGA and achieved speed as a function of the dimension.

Název v anglickém jazyce

Comparison of FPGA and ASIC Implementation of a Linear Congruence Solver

Popis výsledku anglicky

Residual processor (RP) is a dedicated hardware for solution of sets of linear congruences. RPs are parts of a larger modular system for error-free solution of linear equations in residue arithmetic. We present new FPGA and ASIC RP implementations, focusing mainly on their memory units being a bottleneck of the calculation and therefore determining the efficiency of the system. First, we choose an FPGA to easily test the functionality of our implementation, then we do the same in ASIC, and finally we compare both implementations together. The experimental FPGA results are obtained for Xilinx Virtex 6, while the ASIC results are obtained from Synopsys tools with a 130 nm standard cell library. Results also present a maximum matrix dimension fitting directly into the FPGA and achieved speed as a function of the dimension.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GAP103%2F12%2F2377" target="_blank" >GAP103/12/2377: Studium vlastností residuální aritmetiky pro řešení soustav lineárních rovnic</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2013

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of 16th Euromicro Conference on Digital System Design

ISBN

978-0-7695-5074-9

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

284-287

Název nakladatele

IEEE Service Center

Místo vydání

Piscataway

Místo konání akce

Santander

Datum konání akce

4. 9. 2013

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—