Novel C-Element Based Error Detection and Correction Method Combining Time and Area Redundancy

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21240%2F15%3A00231251" target="_blank" >RIV/68407700:21240/15:00231251 - isvavai.cz</a>

Výsledek na webu

<a href="http://dx.doi.org/10.1109/DSD.2015.95" target="_blank" >http://dx.doi.org/10.1109/DSD.2015.95</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/DSD.2015.95" target="_blank" >10.1109/DSD.2015.95</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Novel C-Element Based Error Detection and Correction Method Combining Time and Area Redundancy

Popis výsledku v původním jazyce

In this work we present a novel fault-tolerant circuits design method. It combines time and area redundancy to achieve error-correction abilities similar to a triple-modular redundancy (TMR) and the area-overhead close to a duplex system. New logic gates design allowing a complete stuck-at fault testability will be presented. Our method allows to test combinational parts of the circuit using a universal short-duration offline test. The offline-testable module with an online-checker allows to compose a fault-tolerant system with the mentioned properties. This system will be denoted as a time-extended duplex scheme. In this scheme the offline test is sufficiently short to allow error correction during the computation (paused pipeline). The presented method adopts some principles from dual-rail logic and asynchronous circuits design.

Název v anglickém jazyce

Novel C-Element Based Error Detection and Correction Method Combining Time and Area Redundancy

Popis výsledku anglicky

In this work we present a novel fault-tolerant circuits design method. It combines time and area redundancy to achieve error-correction abilities similar to a triple-modular redundancy (TMR) and the area-overhead close to a duplex system. New logic gates design allowing a complete stuck-at fault testability will be presented. Our method allows to test combinational parts of the circuit using a universal short-duration offline test. The offline-testable module with an online-checker allows to compose a fault-tolerant system with the mentioned properties. This system will be denoted as a time-extended duplex scheme. In this scheme the offline test is sufficiently short to allow error correction during the computation (paused pipeline). The presented method adopts some principles from dual-rail logic and asynchronous circuits design.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

—

Návaznosti

S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2015

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the Euromicro Conference on Digital System Design - DSD 2015

ISBN

978-1-4673-8035-5

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

280-283

Název nakladatele

IEEE Computer Society

Místo vydání

Los Alamitos

Místo konání akce

Funchal, Madeira

Datum konání akce

26. 8. 2015

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000382382300041