Minimization of Switching Activity of Graphene Based Circuits
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21240%2F21%3A00349905" target="_blank" >RIV/68407700:21240/21:00349905 - isvavai.cz</a>
Výsledek na webu
<a href="https://doi.org/10.1109/VLSID51830.2021.00029" target="_blank" >https://doi.org/10.1109/VLSID51830.2021.00029</a>
DOI - Digital Object Identifier
<a href="http://dx.doi.org/10.1109/VLSID51830.2021.00029" target="_blank" >10.1109/VLSID51830.2021.00029</a>
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
Minimization of Switching Activity of Graphene Based Circuits
Popis výsledku v původním jazyce
Reduction of power dissipation is a key challenge of VLSI circuits designers. In traditional CMOS-based circuits, dynamic power dissipation occurs due to the switching activity, i.e., transitions at logic nodes. In graphene-based circuits, power dissipation is also caused by the switching activity. In this paper, we compute the switching activity of these circuits considering the switching at every transistor. We propose an algorithm to minimize the total switching activity of graphene-based logic circuits. The algorithm is tested on benchmark circuits and the results show the reduction of average switching activity, area, and switching activity x area respectively by 9,17%, 0,81%, and 9,82%.
Název v anglickém jazyce
Minimization of Switching Activity of Graphene Based Circuits
Popis výsledku anglicky
Reduction of power dissipation is a key challenge of VLSI circuits designers. In traditional CMOS-based circuits, dynamic power dissipation occurs due to the switching activity, i.e., transitions at logic nodes. In graphene-based circuits, power dissipation is also caused by the switching activity. In this paper, we compute the switching activity of these circuits considering the switching at every transistor. We propose an algorithm to minimize the total switching activity of graphene-based logic circuits. The algorithm is tested on benchmark circuits and the results show the reduction of average switching activity, area, and switching activity x area respectively by 9,17%, 0,81%, and 9,82%.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
—
OECD FORD obor
20206 - Computer hardware and architecture
Návaznosti výsledku
Projekt
<a href="/cs/project/EF16_019%2F0000765" target="_blank" >EF16_019/0000765: Výzkumné centrum informatiky</a><br>
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)
Ostatní
Rok uplatnění
2021
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
Proc. of the 34th International Conference on VLSI Design
ISBN
978-1-6654-4087-5
ISSN
1063-9667
e-ISSN
1063-9667
Počet stran výsledku
6
Strana od-do
139-144
Název nakladatele
IEEE
Místo vydání
Piscataway (New Jersey)
Místo konání akce
Guwahati (virtual)
Datum konání akce
20. 2. 2021
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
000672616100025