State Synchronization of Faulty Soft Core Processors in Reconfigurable TMR Architecture

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F17%3APU126439" target="_blank" >RIV/00216305:26230/17:PU126439 - isvavai.cz</a>

Výsledek na webu

<a href="http://www.fit.vutbr.cz/research/pubs/all.php?id=11488" target="_blank" >http://www.fit.vutbr.cz/research/pubs/all.php?id=11488</a>

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

State Synchronization of Faulty Soft Core Processors in Reconfigurable TMR Architecture

Popis výsledku v původním jazyce

Fault-tolerant systems implemented into SRAM-based FPGA are frequently protected by combination of triple modular redundancy and partial dynamic reconfiguration. When a part of the SRAM configuration memory with the copy of the protected circuit is reconfigured on the run, the system restart is the easiest way how to bring all three copies of the circuit back to fully synchronous and operating state. Soft core processors are complex systems which require more precise technique for synchronization of the system state space and data gained from previous calculations without disruption of processors functionality and executed program. This paper presents current state of our research focused on the state synchronization methodology for soft core processors.

Název v anglickém jazyce

State Synchronization of Faulty Soft Core Processors in Reconfigurable TMR Architecture

Popis výsledku anglicky

Fault-tolerant systems implemented into SRAM-based FPGA are frequently protected by combination of triple modular redundancy and partial dynamic reconfiguration. When a part of the SRAM configuration memory with the copy of the protected circuit is reconfigured on the run, the system restart is the easiest way how to bring all three copies of the circuit back to fully synchronous and operating state. Soft core processors are complex systems which require more precise technique for synchronization of the system state space and data gained from previous calculations without disruption of processors functionality and executed program. This paper presents current state of our research focused on the state synchronization methodology for soft core processors.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

<a href="/cs/project/LQ1602" target="_blank" >LQ1602: IT4Innovations excellence in science</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2017

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Počítačové architektúry & diagnostika 2017

ISBN

978-80-972784-0-3

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

51-54

Název nakladatele

Slovak University of Technology in Bratislava

Místo vydání

Smolenice

Místo konání akce

Smolenice

Datum konání akce

6. 9. 2017

Typ akce podle státní příslušnosti

CST - Celostátní akce

Kód UT WoS článku

—